华为公开麒麟2026实测数据：晶体管密度提升55%，3D堆叠功耗显著下降
Miranda 9月4日，华为工程师何庭波在ChinaXiv发布预印本论文，介绍τ（韬）定律并公开麒麟2026芯片实测数据。由于外部条件限制，华为未继续沿用EUV极紫外光刻缩小制程，而是转向τ缩放定律，核心落地技术为逻辑折叠。该技术依托3D混合键合工艺，把平面电路拆分为多层垂直堆叠的硅片裸片，通过微米级垂直互连替代较长水平走线。麒麟2026成为首款采用该技术的移动SoC，键合节距1.5μm，垂直互连5000万根。
论文显示，麒麟2026晶体管密度从1.55亿/平方毫米增至2.38亿/平方毫米，提升55%。同等性能下对比麒麟9030 Pro，NPU功耗下降66%，GPU功耗下降58%，CPU大核功耗下降41%。NPU保持29 TOPS时频率降低63%，电压从0.85V降至0.55V，功率密度下降73%。论文解释，芯片主要功耗来自金属走线数据搬运，垂直堆叠缩短走线后，互连电容开销减少，电路可进一步降低工作电压，动态功耗与电压平方成正比，因此降幅更大。
不同模块表现并不一致。DSP总功耗下降25%，但面积缩减40%，单位面积功率密度上升24%；麒麟2027已解决该问题，功耗下降47%，功率密度优于平面架构。CPU大核串行任务较多，功耗降低幅度为41%，相对有限。麒麟2026大核频率3.1GHz，论文目标是未来3至5年提升至5GHz以上。涡轮模式下，NPU算力可达70 TOPS，较前代提升141%，GPU帧率提升42%。
热设计采用选择性折叠与热感知布局，交错排布高温和低温模块，避免热点叠加。论文还指出，τ定律是时间缩放定律，不等于天然低功耗，低温是工程取舍，折叠架构既可在低电压下运行，也可拉高频率交换性能。
